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（是／否／其他條件）：是
哪一學年度修課：
101-2
ψ 授課教師 (若為多人合授請寫開課教師，以方便收錄)
闕志達
δ 課程大概內容
VLSI設計流程簡介
硬體描述語言-Verilog
Synthesizable RTL code & Testbench
Logic Synthesis(design compiler)
Static Timing Analysis(primetime)
Automatic Place & Route(SOC Encounter)
Post-Layout Verification(DRC & LVS)
前面兩三週會教寫verilog RTL code及testbench
之後就教一些數位電路會用到的tools，一週一個
大約期中過後會開始做final project，題目自訂。
這門課最大特色是做完final project可以申請CIC
晶片下線，時間大約在八月初，但老師會要求七月
初就做完，否則沒法送成績。期末繳交的報告就會
包含所有申請下線需要的文件，所以要下線只要八
月時去CIC申請帳號，然後把寫好的文件上傳就好。
比較麻煩是晶片製作要幾個月的時間，所以會拖到
下個學期，然後晶片回來一定要量，因為要交測試
告給CIC。當然也可以選擇不下線，不影響成績。
Ω 私心推薦指數(以五分計) ★★★★★
*[1m ★★★★★*[m
η 上課用書(影印講義或是指定教科書)
無
μ 上課方式(投影片、團體討論、老師教學風格)
投影片
前半學期主要是助教上課，但老師每堂課都會來。
期中之後會開始做final project，每個禮拜都要
上台報進度，有點像meeting但老師不會釘人，所
有組別都報完就下課。
σ 評分方式(給分甜嗎？是紮實分？)
作業 30%
出席率/presentation 10%
期末報告 55%
期末摘要/測試報告 5%
應該算極甜吧
當時七個人修，五個A+、一個A、一個A-，基本上
應該正常出席，作業都有交，final project有做
完就會A+了。據我所知拿A的是常常沒來，A-好像
是final沒做完。
ρ 考題型式、作業方式
沒有考試，作業總共六次，前兩次是寫verilog，
題目不會太難，應該五小時以內都能完成。後面
四次就是使用各種tools，基本上就照講義步驟，
不會太花時間。
ω 其它(是否注重出席率？如果為外系選修，需先有什麼基礎較好嗎？老師個性？
加簽習慣？嚴禁遲到等…)
出席率應該有影響，因為人數很少，老師會記得每個人。
雖然建議要有修過積體電路設計，但我是覺得不太需要。
加簽的話因為當時修課人數沒滿所以全簽，但老師不希望
人太多，怕final project顧不到每個組別。
Ψ 總結
這門課的內容跟 電腦輔助積體電路系統設計(CVSD)
重複性很高，不過CVSD是研究所三學分的課(ICS組
數位必修)，內容又再更深更廣，所以如果已經確定
以後要走數位，或是有打算修CVSD，我會覺得這門
實驗課不是那麼必要。但如果還不確定興趣，想要
試試看設計數位電路的流程，這門課是不錯的選擇。
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.218.82
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